編按：華為提出全新技術路徑，試圖突破先進微影設備限制，引發半導體產業關注。面對台積電在製程、良率與量產時程的領先優勢，這場設計創新與製造實力之爭，短期內仍存在不小差距。
華為發表的「韜定律」（Tau Scaling Law），藉由邏輯摺疊（LogicFolding）與時間縮微技術，繞開傳統幾何縮微，這在短期內，確實可能減緩中國晶片廠對ASML頂級EUV光刻機的迫切依賴，進而對ASML的遠期訂單與市場預期，造成一定結構性壓力。
然而，面對美國持續的技術制裁，中國發展自主光刻機的戰略大方針絕不會因此動搖，因為韜定律本質上，是物理極限下的架構優化增益；若未來能進一步結合國產的高階光刻機進行幾何縮微，兩者相輔相成，才能將晶體管密度與算力推向真正極致。
因此，自主光刻機依然是中國半導體產業不可或缺的底層安全防線。
華為押注半導體不對稱路徑
簡單來說，華為近期提出的邏輯折疊技術與韜定律，其核心邏輯是將半導體競爭的維度，從傳統的微影線寬縮減（幾何縮放），轉向系統級的電路結構優化與垂直堆疊。本質上，這項技術是透過縮短內部信號傳輸路徑、減少電阻與電容負載，並結合類似雙層晶片的3D封裝結構，來達到等效於1.4奈米的電晶體密度與效能。
從技術可行性來看，這更像是一種針對美國EUV設備禁令的不對稱作戰戰略，利用現有的DUV設備與先進封裝技術，繞開對極紫外光的依賴，嘗試在設計端彌補製造端的落後。
量產挑戰仍是最大變數
然而，談及未來華為的量產能力則仍需持謹慎態度，即雖然華為宣稱，過去六年已基於此定律量產數百款晶片，但1.4奈米等級的挑戰在於熱管理、複雜的Hybrid Bonding封裝良率，以及龐大的成本負擔。即使邏輯架構可行，多層折疊結構帶來的散熱與雜訊干擾，將會是指數級增長。
此外，所謂的2031年前量產，目前仍停留在等效密度的技術路徑圖，而非物理製程的實質突破。在缺乏ASML先進設備支撐下，即便能產出效能達標的晶片，其良率能否支撐大規模商用競爭、成本是否具備市場優勢，仍是華為在2031年前必須跨越的現實門檻。
目前看來，其政治宣示與技術演進的意義，或高於短期內的產業替代性。
華為提出的邏輯折疊技術，雖試圖透過結構創新繞過微影設備限制，但短期內，對台積電的領導地位尚不構成實質威脅，主要是台積電在A14製程的物理微縮與先進封裝已具備深厚護城河，且預計2028年即可量產，在時序與良率上，均大幅領先華為預計的2031年。
儘管華為以設計端彌補製造端的策略，展現強大的研發韌性，但在商業成本、全球供應鏈生態系，以及散熱等物理極限的挑戰下，這項技術更多是為在制裁壓力下，維持自身產品的生存與競爭力，而非在先進製程領域實現真正的超車。
技術突圍仍待商業化驗證
整體來說，關於華為研發邏輯摺疊技術以跳脫ASML極紫外光微影設備限制的構想，在理論層面，確實展現其垂直整合設計與製造的野心，透過結構優化來彌補光學解析度的不足。
不過，從實驗室原型跨越到大規模量產1.4奈米晶片，技術門檻不僅在於邏輯層的堆疊技術，更面臨物理極限下的良率控制、散熱失控等嚴峻挑戰。即便技術能達成特定指標，缺乏先進微影設備帶來的極高成本與製程複雜度，將使其量產效率在競爭中處於不利地位。
華為此舉雖反映地緣政治下對技術自主的急迫性，但在2031年前是否具備穩定且符合經濟效益的產能，目前看來仍充滿高度不確定性，其具體商業化成果，仍有待實際投產後的數據驗證。
本文章反映作者意見，不代表《遠見》立場
（作者為台經院產經資料庫總監、APIAA院士）
